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PICを作ろう ,Verilog-2001 ~昼休みにまったり進めるプロジェクト

えー、コメントで指摘を受けたので、Verilog-2001を少しまじめにナナメ読みしてみました。
主な変更点は、
1)ポート宣言に、ANSI C風の宣言ができるようになった。
2)多次元のarrayがつかえるようになった。
3)always@のあとのセンシティヴィティ・リストに*が使えるようになった。
4)generate文が使えるようになった。
5)算術演算子にべぎ乗がつかえるようになった。
てな、ところでしょうか
1)、2)、5)は、便利というか、コーディングの量が減る。
3)うーん、どうなんでしょう、@はもともと、変数の値の変化を「イベント」に「変換」する演算子なわけで、alwaysだけを特別扱いしてこんな拡張をするとは、なんと行き当たりばったりな・・・まあ、それをいうとVerilog-HDL自体が、アドホックな仕様ですけどね。単純ミスが減るので、よしとしましょう。
4)イマイチ使いにくそう。
私は、VHDLは「読めるけど、書けない」ので、絶対Verilog-HDL派なのだが、言語仕様上なんとかしてほしいと思うこともある。たとえば、module名のスコープはグローバルな上、事実上、一般的なコンピュータ言語でいうところの「ライブラリ」や「リンカ」の概念がなく、ソースコードレベルでリンクをするので、簡単にmodule名の「衝突」がおきてしまう。
また、同じソースコードで異なるアーキテクチャを試すには、結局ifdefを使うくらいしか方法がない。2001ではgenerate文もあるけど・・・
いっそのこと、System-Verilogに移行してしまうほうがよいか?とも思う。テストベンチ書くのがすごく便利。まあ、RTLは大差ないけどね。問題は、シュミでつかえるような処理系がみあたらないこと。菅原システムさんがんばってください(笑)。

ということで、今日はお見せできるような成果はナシ
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本日の御託
我が家は近くに公園があることもあって、この季節はミンミンゼミが夜明けまえからうるさい。ところが、庭に毎日のように「落ちてる」のはなぜかアブラゼミばかり。なぜだろう?
で、この「落ちてる」やつが、「ったく、こんなところで死んでんじゃねえよ・・・」と拾おうとすると、実はまだ生きていて、飛んでいったりする。気の小さい家内などは、文字どおり「飛び上がって」びっくりしている。



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